verilog verilog实现32位浮点加法器 先规定输入输出，以及一些中间状态寄存器 module top(ix, iy, clk, a_en, ost, oz); // 最高位第31位为符号位，第30~23位为偏移码（阶码），第22~0位为尾数（23位）=32位浮… 2020年4月24日 0条评论 361次阅读 0人点赞 渡鸦12345 阅读全文
